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十五、封测

45. 市场：全球 3000 亿，中国 2000 亿芯片做好后，得从晶圆上切下来，接上导线，装上外壳，顺便还得测试，这就叫封测

2018 年全球半导体封测市场规模为 533 亿美金，同比增长 5.1%，摩尔定律对封测行业的推动并不显著

中国是全球最大的半导体封测市场，2018 年国内半导体封装市场规模为 2193 亿元，同比增长 16%，占据全球半导体封测的 68.42%

46. 技术：封装+测试两大工艺封测分为封装、测试两大工艺，封装是对制造完成的半导体芯片进行封装保护、管脚引出，测试是对芯片的可靠性、稳定性进行检测，最终形成商品化的半导体产品

下面一一介绍

十六、封装

47. 定义如果以盖房子来比喻造芯片，ARM这样的IP授权方就是卖图纸的设计院、海思和高通等芯片公司就是地产商、负责芯片代工的台积电就是楼房的施工方，而封装厂商就是水电工和装修工，负责让芯片真正具有可用性

封装就是给芯片穿上“衣服”——外壳，把芯片上的电路管脚用导线连接到外壳的引脚上，这些引脚又通过印刷电路板上的导线与其他器件相连接，从而实现内部芯片与外部电路的连接

封装能固定芯片免受物理损伤、化学损伤（空气中的杂质对芯片电路的腐蚀）、增强散热性能、便于安装和运输

48. 技术路线：

小型化、集成化先进封装有两大发展路径

1）尺寸减小，使其接近芯片大小，一个重要指标是芯片面积与封装面积之比，这个比值越接近1越好，包括 WLCSP、FC、Bumping、Fanout 等等

2）功能性发展，即强调异构集成，在系统微型化中提供多功能，包括 TSV、SIP 等等基于这两大技术路线，诞生了一系列封装方式，下面详细介绍

49. 技术路径：

四大阶段封装技术大体经历了通孔插装时代、表面安装器件时代、面积阵列表面封装时代和高密度封装时代四个阶段，也体现在材料、引脚形状和装配方式的进步

第一阶段：

20世纪80年代以前（插孔原件时代）封装的主要技术是针脚插装（PTH），其特点是插孔安装到PCB上，主要形式有TO（晶体管外形封装）、DIP（双列封装）、SIP（单列直插封装）、PGA（引脚栅阵列），它们的不足之处是密度、频率难以提高，难以满足高效自动化生产的要求

第二阶段：

20世纪80年代中期（表面贴装时代）

表面贴装封装（SMD）的主要特点是引线代替针脚，引线为翼形或丁形，两边或四边引出，节距为1.27到0.4mm，适合于3-300条引线，表面贴装技术改变了传统的PTH插装形式，通过细微的引线将集成电路贴装到PCB板上。主要形式为SOP（小外型封装）、PLCC（塑料有引线片式载体）、PQFP（塑料四边引线扁平封装）、J型引线QFJ和SOJ、LCCC（无引线陶瓷芯片载体）等它们的主要优点是引线细、短，间距小，封装密度提高；电气性能提高；体积小，重量轻；易于自动化生产。它们所存在的不足之处是在封装密度、I/O数以及电路频率方面还是难以满足ASIC、微处理器发展的需要

第三阶段：

20世纪90年代~至今（面积阵列封装时代）

第三阶段专注单个芯片小型化封装，一直持续到现在，技术路线为BGA（球栅阵列）→CSP（芯片尺寸）→FC（倒装）→WLP（晶圆级）→Fan-out（扇出），下面详细介绍

球栅阵列封装 BGA（Ball GridArray Package）封装是1990年初由美国Motorola与日本Citizen公司共同开发的先进高性能封装技术，在印刷基板的背面按陈列方式制作出球形凸点用以代替引脚，在印刷基板的正面装配LSI 芯片，然后用模压树脂或灌封方法进行密封，也称为凸点陈列载体(PAC)，

优点有：缩短互联长度、缩小互联面积、成品率高、焊接工艺要求低、散热好，具有更小的体积，更好的散热性能和电性能

芯片尺寸封装 CSP（ChipScale Package）是指封装外壳的尺寸不超过裸芯片尺寸1.2倍的一种先进封装形式，优点集中体现在：封装密度高、电学性能优良、散热性能优良、测试和筛选容易

倒装封装技术 FC（Flip-chip）通过芯片上呈陈列排布的凸点实现贴装与引线键合工序的合二为一。

由于与常规封装中芯片的放置方向相反，故而称为倒装，主要优点：高密度I/O数、电性能优异、散热良好

WLP（晶圆级封装）是对整片晶圆进行封装测试后再切割得到单个成品芯片的技术，封装后的芯片尺寸与裸片完全一致，具备两大优势：1）将芯片 I/O 分布在 IC 芯片的整个表面，使得芯片尺寸达到微型化极限。2）直接在晶圆片上对众多芯片封装、老化、测试，从而减少常规工艺流程，提高封装效率

WLP又经历了从Fan-in WLP（WLCSP）向Fan-out WLP（FOWLP）的演进，Fan-in WLP是在 wafer 未进行切片前对 wafer 进行封装，之后再进行切片分割，完成后的封装大小和芯片尺寸接近Fan-Out WLP技术是先将芯片作切割分离，将芯片重新布局到一块人工晶圆上，然后将芯片正面朝下黏于载具（Carrier）上，并且芯片间距要符合电路设计的节距（Pitch）规格，接着进行封胶（Molding）后形成面板（Panel）,后续将封胶面板与载具分离，可实现在芯片范围外延伸RD以容纳更多的I/O数

第四阶段：

21世纪，微电子封装技术堆叠式封装时代在封装观念上发生了革命性的变化，从原来的封装元件概念演变成封装系统，包括 SoC（System On Chip）、SiP（System In Packet）等SoC（System On Chip）是将原本不同功能的 IC，整合在一颗芯片中，不单可以缩小体积，还可以缩小不同 IC 间的距离，提升芯片的计算速度，制作方法是在 IC 设计阶段时，将各个不同的 IC 放在一起，再透过先前介绍的设计流程，制作成一张光罩

系统级封装SiP（System in Package）将多种功能芯片，包括处理器、存储器等多功能芯片进行并排或叠加，集成在一个封装内，从而用一块“芯片”实现一个基本完整的功能，相比 SoC，SiP有以下两个优点，SiP 技术集成度更高，但研发周期反而更短，还能解决异质（ Si，GaAs）集成问题，技术路线为2D 封装（MCM等）→3D 封装（TSV等），下面详细介绍

2D 封装 MCM（多芯片组件）将多块半导体裸芯片组装在一块布线基板上，省去了IC的封装材料和工艺，大幅提高电路连线密度、“轻、薄、短、小”、可靠度提升

3D封装相当于让芯片在纵向上有了一个扩展，把平房变成高楼，就可以在土地面积不变的情况下塞下更多的人，可以大幅度缩小尺寸、减轻重量、功耗等，技术路线为FC（引线倒装键合）→POP（封装体堆叠）→TSV（硅通孔）

引线和倒装（FC）键合式3D封装是第一代3D封装形式

POP（package onpackage）是在底部元器件上再放置元器件

硅通孔TSV（ThroughSilicon Via）是一种实现Die（晶粒）与Die垂直互连的技术，在芯片间或晶圆间制作垂直通道，实现芯片间垂直互联，连线长度缩短到芯片厚度，传输距离减少到千分之一，可以显著减小RC延迟，提高计算速度；显著降低噪声、能耗和成本，按照在芯片上钻孔顺序的先后可分为ViaFirst、Via Middle和ViaLast

十七、检测

50. 定义测试主要目的是保证芯片在恶劣环境下能完全实现设计规格书所规定的功能及性能指标，每一道测试都会产生一系列的测试数据，不仅可以判断芯片性能是否符合标准，是否可以进入市场，而且能够从测试结果的详细数据中充分、定量地反映出每颗芯片从结构、功能到电气特性的各种指标，可有效提高芯片的成品率以及生产效率集成电路测试包括设计阶段的设计验证、晶圆制造阶段的过程工艺检测、封装前的晶圆测试以及封装后的成品测试，贯穿设计、制造、封装以及应用的全过程，在保证芯片性能、提高产业链运转效率方面具有重要作用

51. 市场规模：

中国 300 亿根据台湾工研院，IC专业测试成本约占到IC设计营收的6-8%，据此推算，国内2017年IC专业测试的潜在市场规模在160亿元左右，至2020年将有望达到300亿元，年复合增速达24%

52. 技术：分类

芯片测试主要分三大类：功能测试、性能测试、可靠性测试

功能测试是测试芯片的参数、指标、功能，用人话说就是看你十月怀胎生下来的宝贝是骡子是马拉出来遛遛性能测试是由于芯片在生产制造过程中，有无数可能的引入缺陷的步骤，即使是同一批晶圆和封装成品，芯片也各有好坏，所以需要进行筛选，人话说就是鸡蛋里挑石头，把“石头”芯片丢掉可靠性测试是芯片通过了功能与性能测试，得到了好的芯片，但是芯片会不会被冬天里最讨厌的静电弄坏，在雷雨天、三伏天、风雪天能否正常工作，以及芯片能用一个月、一年还是十年等等，这些都要通过可靠性测试进行评估

测试方法包括板级测试、晶圆CP测试、封装后成品FT测试、系统级SLT测试、可靠性测试等等，下面详细介绍

53. 工艺：设计、前道、后道按半导体工艺，可分为设计验证、前道检测、后道检测

设计验证设计验证，又称实验室测试或特性测试，是在芯片进入量产之前验证设计是否正确，需要进行功能测试和物理验证板级测试主要应用于功能测试，使用PCB板+芯片搭建一个“模拟”的芯片工作环境，把芯片的接口都引出，检测芯片的功能，或者在各种严苛环境下看芯片能否正常工作。

需要应用的设备主要是仪器仪表，需要制作的主要是EVB评估板

前道量检测前道量检测工艺是提高产线良率、降低生产成本的重要环节，在很大程度上决定了代工厂的竞争能力，贯穿芯片制造环节始终，对加工制造过程进行实时的监控，确保每一步加工后的产品均符合参数要求，根据测试目的可以细分为量测和检测

量测的主要作用在于“量”，即测定晶圆制造过程中薄膜厚度、膜应力、掺杂浓度、关键尺寸、套刻精度等关键参数是否符合设计要求。

对于一条正常运转的产线来说，量测的结果应该都是符合设计要求的，一旦出现量测结果持续偏离设计值的情况，就表明产线工艺出现了问题，需要进行问题的排查

检测重点在于“检”，即检查生产过程中有无产生表面杂质颗粒沾污、晶体图案缺陷、机械划伤等缺陷，晶圆缺陷可能会导致半导体产品在使用时发生漏电、断电的情况，影响芯片的成品率，通过晶圆缺陷检测来监控工艺，可以减少产量损失，提高工艺良率

后道检测后道检测工艺有效降低封装成本，并确保出厂产品质量，根据工艺在封装环节的前后顺序，后道检测可以分为 CP 测试和 FT 测试，通过 CP、FT 测试能够对该批次产品进行结果检验，确保合格产品进入封装环节或进入市场，并得出产品的良率进行反馈

CP晶圆测试【Chip Probing】又称中测，顾名思义就是用探针【Probe】来扎Wafer上的芯片，把各类信号输入进芯片，把芯片输出响应抓取并进行比较和计算，通过对代工完成后的晶圆进行测试，目的是在划片封装前把坏的祼片（die）挑出来，以减少封装和芯片成品测试成本，同时统计出晶圆上的管芯合格率、不合格管芯的确切位置和各类形式的合格率等，能直接反应晶圆制造良率、检验晶圆制造能力，需要应用的设备主要是自动测试设备【ATE】+探针台【Prober】+仪器仪表，需要制作的硬件是探针卡【Probe Card】

FT芯片成品测试（Final Test）也称终测，集成电路后道工序的划片、键合、封装及老化过程中都会损坏部分电路，所以在封装、老化以后要按照测试规范对电路成品进行全面的电路性能检测，目的是挑选出合格的成品，根据器件性能的参数指标分级，同时记录各级的器件数和各种参数的统计分布情况，需要应用的设备主要是自动测试设备【ATE】+机械臂【Handler】+仪器仪表，需要制作的硬件是测试板【Loadboard】+测试插座【Socket】等